主頁（http://www.130131.com）：基于DSP和SOPC數(shù)字信號發(fā)生器的設(shè)計(2)

DDFS的頻率輸出公式：

式中：N為相位累加器的位寬；M為頻率字位寬；Fclk為系統(tǒng)時鐘信號。

    DDFS通過數(shù)控振蕩器產(chǎn)生頻率、相位可控的正弦波。其優(yōu)點體現(xiàn)在無需相位反饋控制，頻率建立及頻率切換較快，可編程且全數(shù)字化，控制靈活方便，輸出相位連續(xù)。如果在相位累加器的位數(shù)N足夠大時，理論上可以獲得很高的分辨精度，應(yīng)用DDFS還可以產(chǎn)生其他多種調(diào)制信號，因此具有極高的性價比。

2．2 硬件模塊設(shè)計與仿真
    利用DSP BuiIder進行DSP模塊設(shè)計是SOPC技術(shù)的一個組成部分。關(guān)鍵設(shè)計過程在Matlab的圖形仿真環(huán)境Simulink中進行，用圖形方式調(diào)用DSP Builder和其他Simulink庫中，圖形模塊，構(gòu)成系統(tǒng)級設(shè)計模塊，如圖7所示。

    模塊化設(shè)計的主要優(yōu)點在于只要改變模塊中的狀態(tài)字就可以輕松地控制正弦波的頻率和相位，不用到程序里修改了，也不需要理解復(fù)雜難于掌握的硬件描述語言，真正做到模塊化并充分節(jié)省設(shè)計時間和設(shè)計周期。

    電路模型設(shè)計完成后，可以利用Simulink環(huán)境的強大的圖形化仿真驗證功能，直接進行算法級模型仿真驗證，結(jié)果如圖8所示。由于在Matlab的 Simulink中，模型仿真屬于系統(tǒng)驗證性質(zhì)的仿真，并不是RTL級仿真，與目標器件和硬件系統(tǒng)沒有關(guān)系。因此采用Modelsim對設(shè)計電路進行功能仿真。Modelsim是Mentor公司杰出的HDL仿真工具，以其強大的數(shù)字和模擬仿真功能而廣泛應(yīng)用，且仿真結(jié)果直觀、易懂，如圖9所示。

    由圖8和圖9輸出波形結(jié)果可以看出，采用SOPC方案設(shè)計的正弦信號發(fā)生器產(chǎn)生的正弦波波形清晰、穩(wěn)定、相位變化比較連續(xù)，且輸出相位噪聲低。

2．3 系統(tǒng)硬件驗證
    通過SignaICompiler把設(shè)計模型文件轉(zhuǎn)成相應(yīng)的硬件描述語言VHDL設(shè)計文件。在QuartusⅡ集成環(huán)境中，對．vhd文件進行編譯、時序仿真，對設(shè)計文件進行仿真驗證，確定DE2開發(fā)板中PIO所對應(yīng)的輸入／輸出即引腳鎖定；對器件編程并最終下載到目標芯片DE2EP2C35F672C6 上，以實現(xiàn)硬件測試；調(diào)用Signal-TapⅡ觀察硬件測試結(jié)果，經(jīng)D／A轉(zhuǎn)換由示波器觀察波形輸出，其結(jié)果與系統(tǒng)仿真結(jié)果相同，從而驗證了系統(tǒng)設(shè)計的合理性。

3 結(jié) 語
    從工程應(yīng)用的角度，提出了基于DSP及SOPC的結(jié)構(gòu)化、模塊化設(shè)計方法，該方法可以推廣到其他電子設(shè)計領(lǐng)域，使系統(tǒng)電路設(shè)計更加簡便直觀，且便于擴展，具有較高的實用性和可靠性。通過對比DSP和SOPC設(shè)計的優(yōu)缺點表明，與DSP設(shè)計相比，SOPC技術(shù)可以大大縮短系統(tǒng)的設(shè)計周期，節(jié)省設(shè)計費用，提高產(chǎn)品的性價比和競爭力，因此更具有良好的推廣和應(yīng)用前景。