主頁（http://www.130131.com）：視頻監(jiān)控系統(tǒng)中基于FPGA的視頻處理(2) Xilinx已開發(fā)出各種經(jīng)過預(yù)測(cè)試的新型視頻IP模塊組。您可以通過在SystemGenerator內(nèi)拖放模塊來輕松構(gòu)建視頻/影像系統(tǒng)，從而省下用HDL語言編寫這些基本構(gòu)建模塊的寶貴時(shí)間。 為了處理從開發(fā)板到PC的龐大的視頻數(shù)據(jù)流，SystemGeneratorforDSP引入了另一種新穎的高速硬件協(xié)同仿真(通過以太網(wǎng)接口)。這種接口允許低延遲的高流量，事實(shí)證明它對(duì)于在SystemGenerator環(huán)境中構(gòu)建視頻/影像系統(tǒng)極其有用。 另一種基于MATLAB語言的設(shè)計(jì)工具是Xilinx開發(fā)的AccelDSP綜合工具，這是基于高級(jí)MATLAB語言的工具，用于為XilinxFPGA設(shè)計(jì)DSP模塊。此工具可實(shí)現(xiàn)浮點(diǎn)到定點(diǎn)的自動(dòng)轉(zhuǎn)換，能生成可綜合的VHDL或Verilog語言，并且可以為驗(yàn)證創(chuàng)建測(cè)試平臺(tái)。您還可以用MATLAB算法生成定點(diǎn)C++模型或SystemGenerator模塊。AccelDSP是XilinxXtremeDSP?解決方案的一個(gè)關(guān)鍵組件，它集最先進(jìn)的FPGA、設(shè)計(jì)工具、知識(shí)產(chǎn)權(quán)內(nèi)核、合作伙伴關(guān)系以及設(shè)計(jì)和教育服務(wù)于一體。 結(jié)論 在視頻監(jiān)控系統(tǒng)中，視頻信號(hào)由多個(gè)攝像機(jī)生成。FPGA從視頻解碼器接收ITU-RBT656格式的數(shù)字視頻，然后將經(jīng)過處理的視頻輸出到監(jiān)視器進(jìn)行顯示，同時(shí)將其輸出到數(shù)字媒體處理器或DSP進(jìn)行壓縮后存入硬盤。 利用XilinxFPGA，您可以使自己的符合標(biāo)準(zhǔn)的系統(tǒng)有別于競(jìng)爭(zhēng)對(duì)手的產(chǎn)品，同時(shí)仍然為您的應(yīng)用獲得最佳平衡。利用Xilinx的視頻IP模塊組，您可以輕松構(gòu)建具有高度靈活性和可擴(kuò)展性的DVR系統(tǒng)，從而既滿足低端市場(chǎng)又滿足高端市場(chǎng)。通過將PCIe內(nèi)核與視頻IP模塊組集成到一起，您可以開發(fā)低成本的PC擴(kuò)展卡視頻監(jiān)控系統(tǒng)。使用XilinxFPGA中的VLYNQ內(nèi)核，您可以通過XilinxFPGA將來自多部攝像機(jī)的眾多視頻流輕松地連接到TI的DaVinci處理器。 AccelChip與XilinxSystemGenerator的集成將算法開發(fā)者青睞的基于MATLAB的算法綜合與系統(tǒng)工程師和硬件設(shè)計(jì)者使用的圖形設(shè)計(jì)流程結(jié)合起來。它使用豐富的MATLAB語言及其附帶的工具箱創(chuàng)建復(fù)雜DSP算法的SystemGeneratorIP模塊。通過合并使用這些工具，設(shè)計(jì)團(tuán)隊(duì)可以為實(shí)現(xiàn)而利用硬件建模這一最有效的手段，從而讓算法開發(fā)者完全參與FPGA的設(shè)計(jì)過程，并且更快地完成更優(yōu)質(zhì)的設(shè)計(jì)。 (中國(guó)集群通信網(wǎng) | 責(zé)任編輯：陳曉亮) |
